문서 ID: 000084377 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-12-11

PCIe RX BurstMaster용 Arria 10 및 Cyclone 10GX 하드 IP는 잘못된 트래픽 클래스로 완료를 반환할 수 있습니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    PCIe RX Burst Master용 Arria® 10 및 Cyclone® 10 하드 IP는 잘못된 트래픽 클래스 및 속성 필드 세트로 완료를 반환할 수 있습니다.

    해결 방법

    해결 방법은 다음 RTL 파일, /ip/altera_pcie/altera_pcie_hip_256_avmm/rtl/altpcieav_dma_hprxm_rdwr.sv를 수정하는 것입니다. 올바른 트래픽 클래스를 기록하려면 레지스터를 추가해야 합니다.

    이후: logic [2:0] rd_tc;

    추가: logic [1:0] rd_attr_reg;

    추가: logic [2:0] rd_tc_reg;

    할당 명령문 이전:

    req_id_reg <= req_id;

    추가:

    rd_attr_reg <= rd_attr;

    rd_tc_reg <= rd_tc;

    ///RXM 보류 중인 읽기 인터페이스 아래에서 첫 번째 할당 문을 다음으로 변경합니다.

    assign PndgRdHeader_o = {1\'b0, 4\'hF, rd_tc_reg, rd_attr_reg, 4\'hF, rx_dwlen_reg, req_id_reg[15:0], 1\'b0, rx_addr_reg[6:0], rd_tag_reg};

    /ip/altera_pcie/altera_pcie_hip_256_avmm/rtl/altpcieav_dma_hprxm_cpl.sv에서 할당문:

    assign attr = PndRdFifoData_i[48:47]

    다음을 읽어야 합니다.

    assign attr = PndRdFifoData_i[47:46]

    이 문제는 Quartus Prime 소프트웨어의 버전 14.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA

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