병렬 인터페이스 IP 코어 사용자 가이드 버전 2015.01.28 이상에 대한 Altera PHYLite를 참조하면 표 11에 명시된 Avalon 주소 R/W[23:21]의 예약 값을 볼 수 있습니다: 주소 맵은 3'h2입니다. 그러나 시뮬레이션 결과에는 사용자 가이드와 일치하지 않는 3'h4가 표시됩니다. 문제는 사용자 가이드에 잘못된 값이 명시되어 있는 때문입니다.
사용자 가이드 시뮬레이션
Avalon 주소 [23:21] 3'h2(올바르지 않음) 3'h4(올바른)
사용자 가이드의 Avalon 주소 R/W [23:21]는 주소 맵 테이블의 모든 기능에 대해 3\'h2에서 3\'h4로 업데이트됩니다.
이 문제는 병렬 인터페이스 IP 코어 사용자 가이드용 Altera PHYLite의 다음 릴리스 버전에서 해결될 예정입니다.
표 11: 주소 지도
기능 Avalon 주소 R/W
핀 출력 단계 {id[3:0],3\'h4,lane_addr[7:0],pin{4:0],8\'D0}
핀 PVT 보상 입력 지연 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,lgc_sel[1:0],pin_off[2:0],4\'h0}
Strobe PVT 보상 입력 지연 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,lgc_sel[1:0],3\'h6,4\'h0}
Strobe 활성화 단계 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,lgc_sel[1:0],3\'h7,4\'h0}
Strobe 활성화 지연 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,9\'h008}
유효한 지연 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,9\'h00C} 읽기
내부 VREF 코드 {id[3:0],3\'h4,lane_addr[7:0],4\'hC,9\'h014}
{id[3:0],
3\'h4,lane_
addr[7:0],pin{4
:0],8\'D0}