문서 ID: 000084476 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-07-08

트리플 스피드 이더넷 IP 코어가 하프 듀플렉스 모드에서 작동할 때 충돌을 올바르게 보고하지 못하는 이유는 무엇입니까?

환경

    이더넷
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

트리플 스피드 이더넷(TSE) IP 코어가 올바르게 주장하지 못할 수 있습니다.EXCESS_COL (비트 11) 및 LATE_COL (Bit 12) 필드 Command_Config 등록하고rx_err[5] 충돌 오류 신호.

해결 방법

이 문제는 향후 IP 코어 릴리스에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 32 제품

Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
인텔® Arria® 10 GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
인텔® Arria® 10 GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
인텔® Arria® 10 SX SoC FPGA
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V ST SoC FPGA
Cyclone® III LS FPGA
Stratix® IV E FPGA
Arria® V SX SoC FPGA

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