문서 ID: 000084490 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-12

내 DDR3 및 DDR2 SDRAM 고성능 컨트롤러 II IP에서 avl_write_req 후 avl_ready deassert가 주장되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    ECC(오류 수정 코드)가 활성화되면 avl_write_req 쓰기 지연 시간이 늘어나면 avl_ready 디 어설션이 나타납니다. 컨트롤러가 들어오는 데이터(deassert ready signal)를 기다린 후 명령 로드 중에 읽기 수정 쓰기 작업이 필요한지 결정해야 하므로 이 때문입니다.

    해결 방법

    ECC가 비활성화된 경우에는 이 동작이 발생하지 않습니다.

    이 문제는 Quartus® II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 9 제품

    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® III FPGA

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    보증 제외

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