문서 ID: 000084497 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2012-09-11

PLL이 입력 클럭 토글링 없이 전원을 공급할 때 Stratix® PLL의 모든 출력 클럭이 올바른 단계를 갖도록 하려면 어떻게 해야 합니까?

환경

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 PLL 전원이 완전히 켜진 경우도 있지만 입력 클럭이 아직 전환되지 않았습니다. 시스템의 경우, 입력 클럭이 전환하기 시작하면 10ns에 ARESET을 어설션한 다음 PLL이 입력 클럭에 잠글 수 있도록 합니다. 이렇게 하면 PLL이 입력 클럭에 잠근 후 PLL의 모든 클럭 출력이 올바른 단계를 갖습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.