문서 ID: 000084504 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-02-15

Cyclone® IV GX 장치를 시뮬레이션하는 동안 rx_analogreset 주장할 때 트랜시버가 신호 디저트를 pll_locked 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

트랜시버는 잘못된 시뮬레이션 모델로 인해 Cyclone® IV GX 장치를 시뮬레이션하는 동안 rx_analogreset pll_locked 신호 디저트입니다.

트랜시버 rx_analogreset 신호가 MPLL을 잘못 재설정하고 Quartus® II 소프트웨어 버전 9.1-SP2에서 pll_locked 신호가 해제됩니다.

다음 패치를 통해 이 문제를 해결할 수 있습니다.

이 문제는 인텔® Quartus® Prime Software v16.0에서 해결되었습니다.

해결 방법

이 문제는 Quartus Prime Software 16.0에서 해결되었습니다.

관련 제품

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Cyclone® IV GX FPGA

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