문서 ID: 000084514 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-01-26

MAX®10 내부 진동기에서 생성된 클럭 신호에 대해 어떤 타이밍 제약 조건을 적용해야 합니까?

환경

  • 인텔® Quartus® II 소프트웨어
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Max® 내부 발진기의 구성에 따라 아래 두 가지 타이밍 제약 조건 중 하나를 적용해야 합니다.

    클럭 주파수 설정의 경우 116MHz:

    create_clock -name test-period 116MHz [get_pins -호환성 {< instancve>|int_osc_0|oscillator_dut|clkout}]

    클럭 주파수 설정의 경우 55MHz:

    create_clock -name test-period 55MHz [get_pins -호환성 {< instancve>|int_osc_0|oscillator_dut|clkout}]

    해결 방법

    이 제약 조건은 Quartus® II 소프트웨어의 향후 릴리스에서 자동으로 추가됩니다.

    이 문제는 인텔® Quartus® 소프트웨어 버전 15.0에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® MAX® 10 FPGA

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