중요 문제
설명
RapidIO MegaCore 기능용 VHDL 테스트벤치 x1 5.00 Arria V 장치를 대상으로 하는 Gbaud 변형은 시뮬레이션할 수 없습니다. 그 이유는 VHDL 포트 rx_errdetect 폭이 잘못되었기 때문입니다.
해결 방법
이 문제를 방지하기 위해 RapidIO MegaCore를 생성한 후 함수 인스턴스는 다음 단계를 수행합니다.
- 생성된 파일 <my_rapidio_ip_core>_hookup.iv 를 엽니다. 텍스트 편집기.
- 다음 두 개의 VHDL 신호에 표시된 대로 폭을 수정합니다. 선언:
- 파일을 저장하고 닫습니다.
wire [3:0] rx_errdetect
wire [3:0] sister_rx_errdetect
RapidIO 를 참조하십시오. IP 코어 Verilog HDL 고객 테스트벤치가 일부 시뮬레이션에 실패함 일치하지 않는 참조 클럭 주파수가 있는 V 변형을 Arria.
이 문제는 RapidIO MegaCore 버전 12.0에서 해결되었습니다. 함수.