문서 ID: 000084595 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-02-08

NC-Sim을 사용하여 V 장치를 대상으로 하는 설계의 사후 VHDL 기능 시뮬레이션을 수행할 때 Elaboration 오류가 발생할 수 Stratix

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    케이던스® NC-Sim을 사용하여 수행하는 경우 대상 설계의 포스트 핏 VHDL 기능 시뮬레이션 Stratix V 제품군의 구성원이며 RAM을 사용하는 경우, 정교 오류 구성 요소 선언 매개변수와 아키텍처가 발생할 수 있습니다. 매개변수는 순서가 다릅니다.

    해결 방법

    명령과 -namemap_mixgen 함께 옵션을 사용하십시오. ncelab 구성 요소 선언 매개변수와 일치하도록 NC-Sim에 지시하기 및 이름에 기반한 아키텍처 매개변수입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.