중요 문제
설명
Arria® 10 장치를 대상으로 하는 설계가 더 많은 인스턴스화되는 경우 I/O PLL 리소스 수보다 I/O 위상 잠금 루프(PLL) 장치에서 사용할 수 있는 Quartus® Prime 소프트웨어에 오류가 발생합니다. 오류 메시지에 표시된 I/O PL의 수는 설계에서 Altera® IP이며 이 숫자가 더 클 수 있습니다. 분석 및 합성에 기록된 I/O PL의 수보다 보고서.
예를 들어, EMIF(외부 메모리 인터페이스) IP는 모든 I/O 은행에 대해 하나의 I/O PLL을 차지합니다. Fitter가 결정합니다. 설계가 사용하는 실제 I/O PLL 수 핀아웃 요구 사항입니다. I/O PLL 수에 따라 결정되는 경우 Fitter는 장치에서 사용 가능한 I/O PLL 수를 초과합니다. 오류가 발생합니다.
I/O PLL을 소비하는 Altera IP의 다른 예는 다음과 같습니다. 초당 40기가비트 및 100기가비트(GbE) IP 코어의 지연 시간이 낮습니다. Altera LVDS SERDES IP 코어, Altera PHYLite IP 코어 및 SerialLite III 스트리밍 IP 코어.
해결 방법
설계에서 I/O PLL 수를 줄입니다. Altera 권장 사항 다음 전략:
- 디자인에서 일부 I/O PLL IP 변환 정수 모드 분수 PLL(fPLL) IP로 전환합니다.
- EMIF, LVDS SERDES 및 PHYLite는 I/O PLL 소비 Altera 사용할 추가 코어 클럭을 생성할 수 있는 IP 코어. 귀하의 경우 설계에는 이러한 IP 코어가 포함되어 있으며 추가 코어 생성 고려 I/O PLL 수요를 줄이기 위한 클럭. IP 매개변수 편집기에서 선택 기존 PLL 옵션을 기반으로 추가 코어 클럭 지정 일반 탭 아래.
- EMIF IP의 핀아웃을 수정하여 더 적은 수의 I/O 은행을 사용하십시오. 에 대한 주어진 구성, EMIF IP 매개변수 편집기는 가능한 가장 적은 I/O 은행. 다음을 참조하십시오. Arria 10 EMIF IP 섹션에 대한 일반 핀아웃 지침 외부 메모리 인터페이스 핸드북 볼륨 2: 디자인 자세한 내용은 지침입니다.
- 이더넷 IP에서 TX PLL 공유 옵션을 활성화하여 허용 여러 개의 이더넷 인스턴스를 통해 단일 I/O PLL을 공유합니다. 예를 들어 지연 시간 40 및 100GbE IP 매개변수 편집기에서 사용 을 선택합니다. 기본 탭 아래의 외부 TX MAC PLL 옵션. 다음을 참조하십시오. 지연 시간이 낮음의 외부 TX MAC PLL 섹션 40Gbps 및 100Gbps 이더넷 MAC 및 PHY 메가코어 기능 사용자 가이드 더 많은 정보를 확인하십시오.