문서 ID: 000084629 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-09-11

경고: PLL의 보상 클럭 "이 LVDS 클럭으로 설정되었습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix® III, Stratix IV, Arria® II, HardCopy III 및 HardCopy® IV 장치 제품군에 대해 활성화된 외부 PLL 모드 옵션을 사용하여 ALTLVDS_RX 또는 ALTLVDS_TX 메가 기능을 구현할 때 이 경고가 표시됩니다.

    이러한 장치 제품군에서 사용할 수 있는 전용 SERDES를 사용할 때 Quartus® II 소프트웨어는 보상된 클럭을 SERDES 회로의 고속 클럭으로 사용되는 LVDS 클럭/DIFFIOCLK로 자동으로 설정합니다.  PLL 작동 모드를 소스 동기 보상으로 설정해야 하지만, 전용 SERDES 회로를 사용할 때 보상된 클럭을 지정할 수 있는 ALTPLL 메가 기능에는 현재 옵션이 없습니다.

    해결 방법

    이 경고를 안전하게 무시할 수 있습니다.  외부 PLL 모드가 활성화된 ALTLVDS_RX 또는 ALTLVDS_TX 메가 기능을 사용할 때 보상된 클럭이 설계에 올바르게 설정되었다고 보고합니다. 

    그러나 이 경고를 피하려면 ALTPLL 변형 파일을 편집하여 보정 클럭을 지정할 수 있습니다.

    VHDL의 경우, 다음을 찾습니다. compensate_clock 에 있는 매개변수 일반 지도 섹션 및 입력 "LVDSCLK".

    Verilog의 경우 다음을 찾습니다. altpll_component.compensate_clock 에 있는 매개변수 defparam 섹션 및 입력 "LVDSCLK".

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 9 제품

    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV E FPGA
    Arria® II GX FPGA
    Arria® II GZ FPGA
    HardCopy™ III ASIC 장치
    HardCopy™ IV GX ASIC 장치
    HardCopy™ IV E ASIC 장치

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