문서 ID: 000084638 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-06-30

Stratix® V 재구성 컨트롤러 시뮬레이션에서 ATX 캘리브레이션 레지스터가 모두 "DEADBEEF"로 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • L-Tile H-Tile 트랜시버 ATX PLL 인텔® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix® V GX 장치의 트랜시버 ATX PLL 교정 레지스터 시뮬레이션은 지원되지 않습니다. 그러나 보정 프로세스는 실리콘에서 완전히 작동합니다.

    해결 방법

    시뮬레이션에서 이러한 레지스터에 액세스하려고 시도해서는 안 됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V FPGA
    Stratix® V GS FPGA

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    지원팀 연락처

    보증 제외

    1

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