문서 ID: 000084687 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2012-09-11

DDR3 SDRAM 컨트롤러에서 생성한 csr_debugaccess 및 csr_burst_count 포트를 UniPHY와 연결하려면 어떻게 합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

포트 csr_debugaccess 및 csr_burst_count 포트가 Quartus에서 UniPHY와 함께 DDR3 SDRAM 컨트롤러 IP에 의해 생성되는 것을 볼 수 있습니다.® CSR(구성 및 상태 등록) 옵션을 활성화한 경우 II 소프트웨어 버전 11.0. 이러한 포트는 CSR 포트에서 활성화되지 않았음에도 불구하고 내보내고 있습니다.

csr_debugaccess 0과 csr_burst_count 1로 묶을 수 있습니다.

이 두 신호의 정의는 Avalon 인터페이스 사양 (PDF) 문서에 있습니다.

포트는 향후 IP 버전에서 제거됩니다.

관련 제품

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Stratix® III FPGA
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