문서 ID: 000084748 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Quartus II 프로젝트에서 빠른 재구성이 활성화될 때 QDR II 인터페이스에서 설정 타이밍 위반이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 11.0 SP1 이전의 빠른 재컴파일 기능에 문제가 있어 DDIO 입력 레지스터(I/O Cell에서 구현됨)에서 FPGA 코어로 넘어가는 경로에서 QDR II 인터페이스에서 설정 타이밍 위반이 발생할 수 있습니다.

    일반적인 실패 경로의 예는 다음과 같습니다.

    보낸 사람:
    |memphy_top_inst|umemphy|uio_pads|uread_pads|read_capture[0].uread_dq_dqs|input_dq_3_ddio_in_inst|regouthi

    받는 사람:
    |memphy_top_inst|umemphy|uread_datapath|read_buffering[0].read_subgroup[1].uread_fifo|data_stored*

    이 문제를 방지하려면 빠른 재컴퓨션 기능을 끕니다.

    이 문제는 Quartus II 소프트웨어의 향후 버전에서 해결될 예정입니다.

    해결 방법

     

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