문서 ID: 000084764 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

Stratix® EP1S40 장치에서 FPLL을 사용할 때 Quartus® II 버전 4.0 SP1의 빠른 PLL(FPLL) 보상 값에 변경 사항이 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 예, Quartus® II 소프트웨어 버전 4.0 이상은 코너 FPLL을 사용할 때 400ps, 측면 FPLL을 사용하여 RCLK 네트워크를 구동할 때 1.99ns로 지역 클럭 네트워크 지연에 대해 과도하게 보상했습니다. Quartus II 버전 4.0 SP1이 이 버그를 해결합니다. FPLL을 사용하여 GCLK 네트워크를 구동하는 고객은 Quartus II ver 3.0 SP1 이상을 사용할 때 이 초과 보상을 볼 수 없습니다.

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Stratix® FPGA

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