문서 ID: 000084779 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-05-13

Altera® 장치의 권장 상승 및 하강 시간 사양은 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

최신 Altera 장치 제품군은 데이터시트에 상승 또는 하락 시간 사양이 없습니다.  입력 신호 에지 속도 지침 (PDF) 백서를 참조하십시오.

선형 영역에서 트랜지스터를 보유하면 정상 전류 무승부보다 높아지지만 장치에 손상을 입히지는 않습니다.

입력 클럭 가장자리가 느려지면 보드와 장치에서 너무 많은 스위칭 소음이 발생할 수 있으므로 시계의 느린 가장자리에서 과도한 소음으로 인해 잘못된 트리거링과 같은 잠재적 신호 무결성 문제가 발생할 수 있습니다.

클럭 가장자리가 빨라지면 클럭에서 포착한 소음 에너지가 거짓 트리거링과 같은 논리 문제를 일으킬 만큼 강하지 않습니다. 클럭의 최대 상승/하락 시간은 응용 프로그램에 따라 달라집니다.

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Stratix® FPGA

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