IP 버전 7.2SP3 이전의 버그로 인해 DDR2 메모리 초기화 중에 차등 DQS 모드 레지스터가 올바르게 설정되지 않았습니다.
따라서 DDR2 메모리는 단일 엔드 DQS 모드 신호만 사용하고 Stratix® III 장치는 차등 모드로 구성되었습니다.
이렇게 하면 읽기 및 쓰기 타이밍이 모두 저하됩니다.
DDR SDRAM은 단일 엔드만 지원하기 때문에 영향을 받지 않습니다.
DDR3 SDRAM은 차등 모드만 지원하기 때문에 영향을 받지 않습니다.
차등 DQS 모드가 지원되지 않았기 때문에 Stratix II 시리즈 및 이전 장치는 영향을 받지 않습니다.
이 버그는 Quartus 버전 8.0에서 수정되었습니다.® II 소프트웨어 및 IP.
차등 DQS 모드가 필요한 경우 사용자는 Stratix III DDR2 IP를 업그레이드하고 재생성해야 합니다.