문서 ID: 000084799 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

내 StratixTM 장치의 중앙 및 코너 위상 잠금 루프(PLL)에서 차등 고속 트랜시버 로직(HSTL)이 지원합니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명 예, 차등 HSTL은 Stratix 장치의 중앙 및 코너 PLL에서 지원됩니다. Quartus® II 버전 3.0 SP2 이하는 중앙 및 코너 PLL 클럭 입력 핀에서 이 IO 표준을 지원하지 않습니다. Quartus II의 다음 버전은 이 기능을 지원합니다.

관련 제품

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Stratix® FPGA

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