문서 ID: 000084855 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-09-02

V GX/GS/GT FPGA 및 Arria® V GZ Stratix® FPGA 트랜시버에서 66:40 기어박스 비율에서 사용할 때 fPLL에 대한 DIV_CLK 중요한 경고를 안전하게 무시할 수 있습니까?

환경

  • 인텔® Quartus® II 소프트웨어
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    66:40 기어박스를 사용하여 동일한 트랜시버 인스턴스의 여러 복사본을 인스턴스화하면 Quartus® II 소프트웨어는 가능하면 여러 fPLL을 단일 엔티티로 병합합니다. 이 작업이 완료되면 Quartus II 소프트웨어는 설계에서 제거된 fPLL에 대해 이 중요한 경고를 보고합니다.

    해결 방법

    예, V GX/GS/GT FPGA 및 Arria® V GZ Stratix® FPGA 트랜시버에서 66:40 기어박스 비율에 사용되는 fPLL에 대해 보고된 DIV_CLK 중요한 경고를 안전하게 무시할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

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