문서 ID: 000084892 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-12-03

빠른 패시브 패시브 병렬(FPP) 구성 체계를 통해 Stratix V ES 장치를 구성하려고 할 때 PFL(Parallel Flash Loader) 메가 기능의 "pfl_flash_access_request" 신호가 소멸되지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 12.0 SP1 또는 12.0 SP2를 사용하여 FPP 구성 체계를 통해 PFL로 Stratix® V ES 장치를 구성하는 경우, 플래시 장치에 액세스하기 시작할 때 PFL 메가 기능의 "pfl_flash_access_request" 신호가 주장되지만 FPGA 구성이 완료된 후에는 절대로 주장되지 않습니다.

해결 방법

이 문제는 Quartus II 소프트웨어 버전 12.1에서 수정되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® V FPGA
MAX® V CPLD
Stratix® V GX FPGA

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