문서 ID: 000084931 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

dm_delayed 신호와 관련하여 DDR, DDR2, DDR3 SDRAM 고성능 컨트롤러 생성 테스트벤치에 문제가 있습니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Altera® Quartus® II 소프트웨어 및 DDR, DDR2, DDR3 SDRAM 고성능 컨트롤러 IP 버전 7.0 ~ 9.1 메가위저드 생성 테스트벤치는 테스트벤치에 정의된 1회 단위로 지연되는 dm_delayed 신호를 사용합니다. 이 지연은 테스트벤치 파일에서 꺼내야 합니다.

이 문제는 Quartus II 소프트웨어 및 IP의 향후 버전에서 수정됩니다.

이 문제를 해결하려면 테스트벤치와 아래의 변경 내용에서 dm_delayed 검색하십시오.

wire[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] #(GATE_BOARD_CLK_DELAY * 1 1) dm_delayed;

받는 사람

wire[gLOCAL_DATA_BITS/ DWIDTH_RATIO/ gMEM_DQ_PER_DQS - 1:0] dm_delayed;

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