설명
Cyclone® V 장치용 EDCRC 회로 Fmax는 밀도에 따라 다릅니다. 따라서 이러한 차이를 보완하기 위해 적절한 최소 클럭 디비저 값을 설정해야 합니다. 사용된 디비저 값이 최소 값보다 낮으면 EDCRC가 실패할 수 있습니다.
영향을 받는 장치:
Cyclone V FPGA
| 장치 변형 | 멤버 코드 | 최소 클럭 디비저 |
|---|---|---|
| Non-SoC | A5, C4, C5, D5 | 2 |
| Soc | A2, A4, C2, C4 | 2 |
| Non-SoC | C3 | 4 |
| Non-SoC | A2, A4 | 2 |
| SoC 및 Non-Soc | 다른 | 1 |
해결 방법
Quartus® Prime 소프트웨어 버전 16.0.2 이상:
EDCRC가 올바르게 작동하는지 확인하려면 올바른 최소 클럭 디비저를 선택하십시오. EDCRC가 전달될 경우 필드에 배포된 장치에는 영향을 미치지 않습니다.
Quartus Prime 버전의 경우 16.0.2보다 늦습니다.
Quartus Prime 소프트웨어는 자동으로 잘못된 디비저 값을 감지하고 올바른 값으로 변경하고 사용자에게 경고 메시지를 제공합니다. 예를 들어 5CEF를 사용하는 경우A2F31C7N 및 1은 최소 클럭 디비저 값으로 선택되며 컴파일 중에 다음 경고 메시지가 나타납니다.
"실시간 CRC ERROR_CHECK_FREQUENCY_DIVISOR VALUE(2)가 Quartus Prime Settings File의 값(1)과 일치하지 않습니다."