설명
두 개의 단일 엔드 I/O 핀을 구현하여 Stratix® II 장치 측면 은행에서 psuedo-Differential I/O를 만들 수 있습니다.
Altera® 기존의 차등 핀 쌍(예: LVDS 및 CLK)을 사용하여 psuedo 차등 표준을 구현할 것을 권장합니다. 그 이유는 이러한 핀 쌍이 비차등 일반 I/O 핀보다 더 단단한 왜곡 여백을 가지기 때문입니다.
출력은 단순히 신호를 두 개의 출력 레지스터(각 차등 IOE 핀에 하나씩)로 라우팅하여 구성되며, 한 레지스터는 시계에서 똑바로 클럭되고 다른 하나는 시계의 역으로 클럭됩니다.
입력은 기본적으로 동일하며, 차등 핀 쌍을 사용해야 하지만 양극성 입력만 사용됩니다. 즉, 설계에 반전되지 않은 핀만 지정해야 하며, 차등 I/O 표준이 할당될 때 반전된 핀이 예약되어 있습니다. 모든 입력은 양수 신호만 사용하며 VREF(여전히 필요)를 참조합니다.