문서 ID: 000085135 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-09-28

UniPHY 기반 하드 메모리 컨트롤러를 사용할 때 MPFE 블록의 포트 간에 타이밍 위반이 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 소프트웨어
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus®II 소프트웨어가 이러한 타이밍 경로를 자동으로 절단하지 않기 때문에 다른 클럭 주파수를 사용하는 MPFE 블록의 포트 간에 타이밍 위반이 발생할 수 있습니다.

    해결 방법

    UniPHY 기반 하드 메모리 컨트롤러의 MPFE 포트 간에는 경로가 없습니다. 실패한 경로는 set_clock_groups 또는 set_false_path SDC 명령을 사용하여 안전하게 절단할 수 있습니다. SDC 명령에 대한 자세한 내용은 Quartus® II TimeQuest 타이밍 분석기(.PDF) 문서를 참조하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
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