문서 ID: 000085136 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-12-02

Arria® V GZ 및 Stratix® V GX/GT 장치에서 Avalon 메모리 매핑 인터페이스를 통해 ATX PLL 캘리브레이션이 시작되면 tx_cal_busy 신호가 어설션되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime 디자인 소프트웨어
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Arria® V GZ 및 Stratix® V GX/GT 장치의 Avalon 메모리 매핑 인터페이스를 통해 ATX PLL 교정이 시작되면 tx_cal_busy 신호가 어서트되지 않습니다.

    tx_cal_busy 신호는 초기 런타임 보정 시 또는 재구성 컨트롤러를 재설정하는 경우에만 발생합니다.

    ATX PLL 캘리브레이션 프로세스가 완료되었는지 확인하려면 ATX PLL 컨트롤 및 상태 레지스터를 읽을 수 있습니다. 사용 중 상태는 주소 오프셋 7'h32에서 제어 및 상태 레지스터의 비트 8입니다.

    해결 방법

    이 문제는 V-시리즈 트랜시버 PHY IP 코어 사용 설명서 버전 14.1부터 해결됩니다.

    관련 자료

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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