문서 ID: 000085161 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-10-12

클럭 네트워크에서 참조 클럭이 공급되는 Stratix V ES 장치의 상단 또는 하단 중앙 PLL은 400MHz보다 빠른 클럭을 공급해서는 안 됩니다.

환경

    인텔® Quartus® II 구독 에디션
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Stratix V ES 장치의 모든 상단 또는 하단 중앙 PLL 클럭 네트워크에 의해 공급되는 참조 클럭을 공급해서는 안 됩니다. 클럭이 400MHz보다 빨라집니다.

해결 방법

가능하면 핀에서 참조 클럭을 직접 공급하십시오. 또는 수동으로 PLL을 왼쪽 또는 오른쪽에 놓습니다.

관련 제품

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Stratix® V FPGA

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