문서 ID: 000085162 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

TimeQuest 타이밍 분석기가 derive_pll_clocks 명령을 실행한 후 잘못된 PLL 출력 클럭 주파수를 생성하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 11.1 SP2 이전 derive_pll_clocks 의 문제로 인해 TimeQuest 타이밍 분석기의 명령은 특정 PLL 구성에 대한 잘못된 주파수로 클럭을 생성할 수 있습니다. 이 문제는 Arria® V, Cyclone® V 및 Stratix® V 장치를 대상으로 하는 설계에 영향을 미칩니다.

    명령이 derive_pll_clocks 옵션과 함께 -create_base_clocks 사용되는 경우 입력 클럭 주파수가 올바른 주파수의 절반일 수 있습니다. 사용자가 입력 클럭을 정의한 경우 PLL 출력 클럭이 올바른 주파수의 두 배가 될 수 있습니다.

    이 문제는 타이밍 분석에만 영향을 미칩니다. 장치에 구현된 PLL에는 올바른 곱셈 또는 분할 요소가 있습니다.

    해결 방법

    PLL 구현에 문제가 설명되어 있는 경우 PLL 클럭을 수동으로 제한하십시오. derive_pll_clocks 명령을 create_clock 및 create_generated_clock 명령으로 교체합니다.

    이 문제는 Quartus II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 14 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

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