문서 ID: 000085164 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-11-29

UniPHY 컨트롤러에 대한 전역 재설정 신호의 "최소 펄스 폭 타이밍 사양"은 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

UniPHY 컨트롤러의 전역 재설정은 PLL areset 포트에 연결되어 있습니다. 따라서 장치에 대한 PLL은 포트 최소 펄스 폭(tARESET)이 최소 펄스 폭 타이밍 사양입니다.
예를 들어, Stratix® IV 및 Stratix® V 장치용 tARESET은 10ns입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 7 제품

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

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