문서 ID: 000085215 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-19

Quartus II 소프트웨어 버전 11.0SP1에서 Stratix IV DDR3 SDRAM UniPHY 기반 컨트롤러 디자인을 컴파일할 때 보류 시간 위반이 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어에서 Stratix IV DDR3 UniPHY 디자인을 컴파일할 때는 코어 클럭(afi_clk PLL의 CLK[0] 출력)과 레벨링 클럭(memphy_leveling_clk PLL의 CLK[2] 출력) 사이에 시간 위반이 발생할 수 있습니다.

    보류 시간 위반은 이중 지역 클럭 리소스에 있는 코어 클럭과 전역 클럭 리소스에 있는 레벨링 클럭 사이의 왜곡으로 인해 발생합니다.

    해결 방법

    이 문제를 해결하려면 이중 지역 리소스에 클럭 신호를 할당 memphy_leveling_clk 하십시오.

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