설명
Quartus® II 소프트웨어에서 Stratix IV DDR3 UniPHY 디자인을 컴파일할 때는 코어 클럭(afi_clk PLL의 CLK[0] 출력)과 레벨링 클럭(memphy_leveling_clk PLL의 CLK[2] 출력) 사이에 시간 위반이 발생할 수 있습니다.
보류 시간 위반은 이중 지역 클럭 리소스에 있는 코어 클럭과 전역 클럭 리소스에 있는 레벨링 클럭 사이의 왜곡으로 인해 발생합니다.
해결 방법
이 문제를 해결하려면 이중 지역 리소스에 클럭 신호를 할당 memphy_leveling_clk 하십시오.