Arria® 10에서 고속 소스 동기화 인터페이스를 구현하려면 PHYLite IP를 사용하십시오.
병렬 인터페이스 IP 코어용 Altera® PHYLite는 주로 사용자 지정 메모리 인터페이스 구축에 사용됩니다.
예를 들어 DDR2, LPDDR2, LPDDR, TCAM, 플래시, ONFI 및 모바일 DDR. IP 코어의 각 인스턴스는 최대 18개의 개별 데이터/스트로브 캡처 그룹 인터페이스를 지원할 수 있습니다. 각 그룹에는 최대 48개의 데이터 I/Os와 스트로브 캡처 로직이 포함될 수 있습니다. PHYLite는 최대 1GHz의 최대 인터페이스 클럭 주파수를 지원합니다.
Altera 800MHz 이상에서 동적 재구성을 사용하는 것이 좋습니다. PHYLite는 SSTL-15, SSTL-15 클래스 I/II, 1.5-V HSTL 클래스 I/II, 1.2 V POD, 1.2 V, 1,5 V, 1.8 V와 같은 대부분의 일반적인 I/O 표준을 지원합니다.
PHYLite에 대한 자세한 내용은 다음과 같이 하십시오.
/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_altera_phylite.pdf
PHYLite의 프로젝트 설계 예:
/content/dam/altera-www/global/en_US/pdfs/literature/an/an747.pdf
Altera 200MHz 이상의 인터페이스 주파수를 위해 병렬 인터페이스 IP 코어용 Altera PHYLite를 사용하여 Source Synchronous I/O를 구현할 것을 강력히 권장합니다.