설명
Altera
® Quartus에서 I/O 셀 레지스터 할당을 수행할 것을 권장합니다.
™ 소프트웨어. 그러나 이러한 할당은 Synplify에서 구현할 수 있습니다.
syn_useioff 전역 또는 현지 기준으로 속성.
최상위 수준, 소스 코드에서 직접, Synplify 설정 도구 SCOPE를 통해 또는 제약 조건 파일에서 직접 설정 syn_useioff=1 하여 전 세계적으로 설정할 수 있습니다.
| 표 1. 전 세계적으로 syn_useioff=1 설정 |
| 프로그래밍 언어 | 구문 |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| 제약 파일 | define_global_attribute syn_useioff 1 |
| 표 2. 로컬로 syn_useioff=1 설정 |
| 프로그래밍 언어 | 구문 |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| 제약 파일 | define_attirbute {p:q[3:0]} syn_useioff 1 |