문서 ID: 000085300 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-04-15

오류: SERDES DPA 블록 노드 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|lvds_rx_dpa3'가 'RXFCLK' 포트에서 제대로 연결되지 않았습니다. 아래 나열된 유효한 포트 중 하나에 연결해야 합니다.

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.1 이상에서 문제가 발생하면 외부 PLL 모드에서 ALTLVDS_RX 메가 기능을 사용할 때 Arria® V 장치에서 이 오류가 나타날 수 있습니다.

    오류: SERDES DPA 블록 노드 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|lvds_rx_dpa3'가 'RXFCLK' 포트에서 제대로 연결되지 않았습니다. 아래 나열된 유효한 포트 중 하나에 연결해야 합니다. 정보: ARRIAV_PLL_LVDS_OUTPUT WYSIWYG 정보의 LVDSCLK 포트에 연결할 수 있습니다: GENERIC_PLL WYSIWYG의 OUTCLK 포트에 연결할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 외부 pll과 rx_inclock ALTLVDS 인스턴스와 rx_enable 포트 사이에 LVDS 버퍼를 삽입해야 합니다.

    외부 PLL과 ALTLVDS IP 사이에 중간 LVDS 버퍼를 추가하는 방법을 알아보려면 아래 관련 솔루션을 참조하십시오.

    관련 자료

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA

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    1

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