설명
아래 그림 1에 표시된 대로 쓰기 버스트 후 DQS 및 DQSn 신호가 추가 펄스를 생성하는 AFI 기반 DDR 및 DDR2 SDRAM 고성능 컨트롤러 I(HPC I)에 문제가 있습니다.
이 문제는 IV, Stratix III 및 Stratix Arria II GX 장치를 대상으로 하는 반 속도 DDR® 및 DDR2 SDRAM HPC I를 사용하는 설계에® 영향을 미칩니다. 전체 속도 모드의 AFI 기반 DDR 및 DDR2 SDRAM HPC는 영향을 받지 않습니다.
이 문제는 DM 핀을 사용하는 경우 시스템에 어떤 기능적 문제도 일으키지 않습니다. 쓰기 버스트 후 추가 펄스가 생성되므로 컨트롤러가 쓰기 버스트 후 DM 핀을 높게 주장하기 때문에 추가 펄스가 SDRAM에 잘못된 데이터를 기록하지 않습니다.
DDR 및 DDR2 SDRAM HPC II는 이 문제의 영향을 받지 않습니다.