문서 ID: 000085328 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-09-11

내부 오류: 하위 시스템: FTITAN, 파일: /quartus/fitter/ftitan/ftitan/ftitan_expert.cpp, 라인: 4418 최종 포스트핏 넷리스트 검사 실패

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 버전 10.0 SP1 이전 버전으로 디자인을 컴파일할 때 이 내부 오류가 나타날 수 있습니다. 다음 메시지도 표시할 수 있습니다.
Error: The lvds clock and the DPA clock frequency of SERDES receiver atom "rx_0" must be the same.

이러한 오류는 잘못 구성된 DPA 클럭이 있는 LVDS 수신기의 결과입니다.

LVDS 수신기의 DPA 기능을 올바르게 사용하려면 LVDS 수신기와 관련된 ALTPLL 메가 기능에서 ALTPLL MegaWizard™ 플러그인의 출력 클럭 페이지에서 DPA 클럭(왼쪽-오른쪽 PLL 유형만 해당) 옵션에 이러한 클럭 설정을 사용하도록 설정해야 합니다. 이 옵션은 비활성화되어 있으며 Quartus II 소프트웨어 버전 10.0 SP1 이전을 실행하고 Arria® II GX 장치를 타겟팅할 때 선택할 수 없습니다.

Quartus II 소프트웨어 버전 10.0 SP1에 대한 이 문제를 해결하기 위해 패치를 사용할 수 있습니다. 아래의 해당 링크에서 패치 1.119를 다운로드하고 설치하십시오. 이 패치를 사용하면 ALTPLL MegaWizard에서 DPA 클럭 설정 옵션을 사용할 수 있습니다.

이 문제는 Quartus II 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

Arria® II GX FPGA

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.