Quartus® II 소프트웨어 버전 12.1 이상에서 문제가 발생하면 외부 PLL 모드에서 ALTLVDS_TX 메가 기능을 사용할 때 Stratix® V 장치에서 이 오류가 나타날 수 있습니다.

Quartus® II 소프트웨어 버전 12.1 이상에서 문제가 발생하면 외부 PLL 모드에서 ALTLVDS_TX 메가 기능을 사용할 때 V 장치 Stratix® 이 오류가 나타날 수 있습니다.

오류: SERDES 송신기 노드 'lvds_tx:lvds_tx_inst0|altlvds_tx:ALTLVDS_TX_component|lvds_tx_lvds_tx:auto_generated|outclock_tx'이 'ENABLE0' 포트에서 제대로 연결되지 않았습니다. 아래 나열된 유효한 포트 중 하나에 연결해야 합니다. 정보: STRATIXV_PLL_LVDS_OUTPUT WYSIWYGInfo의 LOADEN 포트에 연결할 수 있습니다: GENERIC_PLL WYSIWYG의 OUTCLK 포트에 연결할 수 있습니다.

이 문제를 해결하려면 외부 pll과 tx_inclock ALTLVDS 인스턴스와 tx_enable 포트 사이에 LVDS 버퍼를 삽입해야 합니다.

외부 PLL과 ALTLVDS IP 사이에 중간 LVDS 버퍼를 추가하는 방법을 알아보려면 아래 문서를 검토하십시오.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 12.1부터 해결됩니다.