VHDL에서 생성된 UniPHY 기반 외부 메모리 인터페이스 IP를 구현할 때 _p0_pin_assignments.tcl 파일을 실행하려고 할 때 다음 오류가 나타날 수 있습니다.
오류(332000): ERROR: 인수 객체와 일치하지 않는 개체 필터입니다. 하나의 개체와 일치하는 개체를 하나만 지정합니다.
실행하는 동안
"get_node_info -cell"
(절차 "is_node_type_pll_clk" 라인 2)
내부에서 호출됨
"is_node_type_pll_clk"
(절차 "get_input_clk_id" 라인 2)
내부에서 호출됨
"get_input_clk_id"
(절차 "_p0_get_ddr_pins" 라인 240)
내부에서 호출됨
"_p0_get_ddr_pins 올핀"
(절차 "_p0_initialize_ddr_db" 라인 13)
내부에서 호출됨
"_p0_initialize_ddr_db _p0_ddr_db"
내부에서 호출됨
"만약 {! [정보가 _p0_sdc_cache] } {
_p0_sdc_cache 1 설정
_p0_initialize_ddr_db _p0_ddr_db
} 다른..."
(파일 ".. /ddr3//_p0.sdc" 라인 186)
파일 _0002.v에서 RTL 코드를 수정하고 다음 신호에 대한 신호 선언을 변경해야 하며, 이러한 신호는 verilog 코드에서 단일 비트이지만 IP용 VHDL 래퍼에서 std_logic_vector 선언됩니다.
출력 와이어 [0:0] mem_ck, //.mem_ck
출력 와이어 [0:0] mem_ck_n, // .mem_ck_n
출력 와이어 [0:0] mem_cke, //.mem_cke
출력 와이어 [0:0] mem_cs_n, //.mem_cs_n
출력 와이어 [0:0] mem_ras_n, //.mem_ras_n
출력 와이어 [0:0] mem_cas_n, //.mem_cas_n
출력 와이어 [0:0] mem_we_n, //.mem_we_n
[0:0]을 추가하여 신호 선언과 일치하여 VHDL과 호환됩니다.
이 문제는 Quartus II 소프트웨어의 향후 재래시에 해결될 것입니다.