Stratix III 및 Stratix IV 장치의 전역 클럭 제어 블록에 클럭 핀과 PLL 출력 클럭을 어떻게 연결할 수 있습니까?

입력 클럭 핀, PLL 카운터 출력 및 클럭 제어 블록 입력 간의 매핑은 Stratix® III 및 Stratix IV 장치의 경우 다음과 같습니다.

• inclk[0] 및 inclk[1]-장치 같은 쪽에 있는 4개의 전용 클럭 핀에서 공급할 수 있습니다.

• inclk[2]- 장치의 동일한 측면에 있는 두 개의 센터 PLL에서 PLL 카운터 C0 및 C2를 공급할 수 있습니다.

• inclk[3]- 장치의 동일한 측면에 있는 두 개의 센터 PLL에서 PLL 카운터 C1 및 C3에서 공급할 수 있습니다.

이러한 클럭 소스를 동적으로 선택하려면 설계에 ALTCLKCTRL 메가 기능을 사용할 수 있습니다.

코너 PLL(L1, L4, R1 및 R4) 및 해당 클럭 입력 핀(PLL_L1_CLK 등)은 GCLK 네트워크의 동적 선택을 지원하지 않습니다.

코너 PLL(L1, L4, R1 및 R4)과 해당 클럭 입력 핀(PLL_L1_CLK 등)에서 GCLK 및 RCLK 네트워크에 대한 클럭 소스 선택은 Quartus® II 소프트웨어가 생성한 구성 파일(.sof 또는 .pof)의 구성 비트 설정을 사용하여 정적으로 제어됩니다.