문서 ID: 000085376 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-06-18

하드 메모리 인터페이스에서 사용자 정의 PLL로 사용자 로직을 구동할 때 표시되는 경고 메시지

환경

  • 인텔® Quartus® II 구독 에디션
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR2 및 DDR3 제품에 영향을 미칩니다.

    Arria V 또는 Cyclone V를 대상으로 하는 외부 메모리 인터페이스 장치 및 하드 메모리 컨트롤러를 사용하면 경고가 생성됩니다. AFI 클럭이 아닌 PLL로 사용자 로직을 구동할 경우 메시지.

    다음 경고 메시지가 표시됩니다( SingleInterface_mem_if_ddr3_emif_0. 사용자 지정 이름입니다.

    Critical Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Failed to find PLL clock for pins Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Could not find all DRIVER CORE CK pins

    해결 방법

    이 문제에 대한 해결 방법은 다음과 같습니다.

    1. 텍스트 편집기에서 핀 매핑 스크립트를 엽니다.
    2. 핀 매핑 스크립트에서 다음 줄을 찾습니다.
    if {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} { �

    위의 행을 다음으로 교체합니다.

    if {[string compare -nocase (driver_core_ck_pins) ""] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

    • SDC 파일에서 다음을 변경합니다. pll_driver_core_clock 사용자 논리를 구동하는 클럭입니다.
    • 이 문제는 향후 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Cyclone® V FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.