문서 ID: 000085460 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-01-06

SignalTap II 로직 분석기에서 캡처된 레지스터 파형이 예상 신호 값에서 반전되는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

NOT 게이트 푸시 백으로 레지스터가 구현된 경우 SignalTap™ Logic Analyzer에서 포스트 핏 노드를 탭할 때 이 동작이 나타날 수 있습니다. 올바른 동작입니다.

해결 방법

이 동작을 피하려면 사전 합성 레지스터를 탭합니다.

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