문서 ID: 000085464 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-11-25

장기 CK Jitter, ARRIA V 및 Cyclone V 장치의 HPS 메모리 인터페이스 사양 초과

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    이 문제는 DDR2, DDR3 및 LPDDR2 제품에 영향을 미칩니다.

    HPS 메모리 인터페이스를 사용하는 DDR2, DDR3 및 LPDDR2 인터페이스 Arria V 또는 Cyclone V 장치에서 장기 CK 지터를 생성합니다. JEDEC를 초과하는 (HPS 측에서는 FPGA 측이 아님) 보통의 공급업체 사양(tERR(Nper) N의 값입니다.

    해결 방법

    Altera 이 사양을 준수할 필요가 없음을 확인했습니다. 단기 지터 제공(tJITcc 및 tJITper) 요구 사항이 충족됩니다. 설명 tJITcc 된 구성에서 tJITper JEDEC 사양 내에서.

    이 문제는 해결되지 않습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    Arria® V FPGA 및 SoC FPGA
    Cyclone® V FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.