문서 ID: 000085533 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-10-29

PLL 클럭 입력 핀으로만 LVDS I/O 표준 지원 핀을 Arria V A1/A3/C3 장치의 오른쪽 I/O 뱅크에 할당합니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Quartus II 소프트웨어 버전 13.0 DP2 또는 13.0을 사용하는 경우 SP1은 Arria V A1, A3 또는 C3 장치를 대상으로 하는 디자인을 만듭니다. 오른쪽 I/O에 LVDS I/O 표준 지원 핀을 사용합니다. 위상 잠금 루프(PLL) 클럭 입력 이외의 목적으로 은행 핀, 결과 FPGA 하드웨어가 제대로 작동하지 않을 수 있습니다.

    해결 방법

    LVDS I/O 표준 지원 핀을 할당해야 합니다. PLL 클럭 입력 핀으로만 I/O 뱅크를 사용할 수 있습니다. Quartus II 소프트웨어 버전 13.0 DP2 또는 13.0 SP1에 대한 오류 메시지가 발행되지 않습니다. 이러한 LVDS I/O 표준 지원 핀에 대한 잘못된 할당.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Arria® V FPGA 및 SoC FPGA

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