문서 ID: 000085545 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-03-13

호스트가 설명자 컨트롤러 인터페이스에 대해 연속으로 두 번의 액세스를 수행하려고 할 때 Gen3 x8 AVMM 256비트 DMA 디자인이 중단되는 이유는 무엇인가요?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Cyclone® V 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.1에서는 버스트 트랜잭션을 사용하여 설명자 컨트롤러 인터페이스에 액세스하는 경우 DMA 설계 충돌Avalon® 함께 메모리 매핑 인터페이스를 사용하는 PCI Express®용 하드 IP가 표시될 수 있습니다.

    이는 Avalon-MM 설명자 컨트롤러가 단일 주기 액세스만 지원하기 때문입니다.

    Avalon-MM 마스터 구성 요소가 두 개의 순차적 액세스 또는 설명자 컨트롤러에 대한 버스트 트랜잭션을 수행하는 경우 Qsys 상호 연결 구성 요소는 두 개의 단일 주기에서 버스트 주기를 생성할 수 있습니다.

    해결 방법

    Quartus® II 버전 13.1에서 DMA 설계가 있는 PCIe Avalon-MM용 하드 IP는 DMA 설명자 컨트롤러 인터페이스에 대한 단일 주기 액세스만 이루어지도록 합니다.

    이 문제는 Quartus® II 소프트웨어의 향후 버전에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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