이 오류는 Quartus® II 소프트웨어 버전 6.1에서 TimeQuest Timing Analyzer가 활성화된 프라임타임용 Verilog 넷리스트를 생성할 때 발생할 수 있습니다.
이 오류는 설계에 계층적 합성을 트리거하는 할당(예: 전역 합성 할당 1개, 엔터티에 다른 값이 있는 동일한 할당)이 있어 Primetime EDA Netlist Writer가 계층적 넷리스트를 생성하게 됩니다.
이 문제는 Quartus II 소프트웨어 버전 7.0부터 해결됩니다.
또한 mySupport를 사용하여 문제를 해결하는 Quartus II 소프트웨어 버전 6.1에 대한 패치 0.24를 요청할 수도 있습니다.