문서 ID: 000085726 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-04-23

Qsys의 VIP Suite 설계에 프레임 버퍼와 DDR 메모리 사이에 타이밍 오류가 있는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명 Qsys가 프레임 버퍼 및 디 인터레이서 코어를 생성할 때 문제가 발생합니다.  SDC 파일은 Qsys 시스템 설계 폴더에 자동으로 추가되지 않습니다.
    해결 방법

    이 문제를 해결하려면 \ip\altera\ 가서 이 폴더에서 .sdc 파일을 복사하고 이 파일을 프로젝트 폴더에 추가하여 De-Interlacer 코어 프레임 버퍼용 SDC 파일을 수동으로 추가할 수 있습니다.  그런 다음 설계에서 타이밍 분석을 실행할 때 TimeQuest Timing Analysier가 평가하는 SDC 파일 목록에 이 SDC 파일을 추가해야 합니다.  이 작업은 할당 > 설정 > TimeQuest 타이밍 분석기 설정을 통해 수행됩니다.

    이는 Quartus® II 소프트웨어의 향후 릴리스에서 수정될 것입니다.

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