Quartus® II 소프트웨어 버전 9.0SP2 이전의 Cyclone® III 장치에서 DDR 및 DDR2 SDRAM 고성능 컨트롤러를 구현할 때, mem_clk 신호(CK, CK#)가 잘못 배치된 경우, 장착 및 시간 제한 경고 또는 중요 경고가 표시됩니다.
Cyclone III 외부 메모리 인터페이스 장에 있는 Altera 지침은 현재 다음과 같이 명시되어 있습니다.
CK/CK# 핀은 차등 I/O 핀에 배치되어야 하며 DQ 핀과 동일한 행 또는 열에 배치할 수 없습니다.
지침을 충족하고 올바르게 제한된 설계를 달성하려면 Cyclone III 장치의 mem_clk 신호가 다음 요구 사항을 충족하는 핀에 배치되어야 합니다.
- 차등 IO 핀 쌍(핀 플래너에서 DIFFIO로 식별됨).
- 동일한 은행 또는 데이터 핀과 같은 쪽에 있습니다. 장치의 양쪽을 랩어라운드 인터페이스에 사용할 수 있습니다.
- PLL CLKOUT 핀을 사용하지 않아야 합니다(핀 플래너에서 L로 식별됨)
- 핀 플래너 패드 뷰에서 볼 수 있듯이, mem_clk[0]은 상호포장되는 DQ 핀과 동일한 행/열 패드 그룹에 위치해서는 안 됩니다.
설계를 확인하여 중요한 경고가 없는지 확인하십시오.
이러한 규칙을 준수하지 않으면 DDIO 입력 노드를 올바르게 제한하고 타이밍을 닫지 못할 수 있습니다. 또한 Time Quest에서 계산한 읽기 캡처 및 쓰기 타이밍 여백은 유효하지 않을 수 있습니다.
다음 다이어그램은 부정확하고 올바른 mem_clk 핀 위치 할당의 예를 보여줍니다.
잘못된 할당
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올바른 할당
