문서 ID: 000085783 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-12-03

100GbE MAC 및 PHY IP 코어를 탑재한 Stratix IV 장치에 대한 회의 타이밍

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    100GbE를 사용하는 Stratix IV 장치의 타이밍을 충족할 수 없습니다. MAC 및 PHY IP 코어.

    해결 방법

    이 문제는 12.1 Quartus 소프트웨어 릴리스에서 해결되었습니다. IP 코어입니다.

    IP 코어 12.0 릴리스의 경우 타이밍 여백을 개선합니다. Stratix IV 설계의 경우, 이를 과도하게 제한해야 할 수도 있습니다. MAC 클럭.

    alt_eth_100g 래퍼 프로젝트 .sdc 파일의 할당을 참조하십시오. 예를 들어 , alt_e100_siv.sdc 할당은 다음과 같습니다.

    if { $::TimeQuestInfo(nameofexecutable) == "quartus_fit"} { create_clock -name {clk_din} -period "360.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "360.00 MHz" [get_ports {clk_dout}] } else { create_clock -name {clk_din} -period "315.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "315.00 MHz" [get_ports {clk_dout}] }

    이 할당으로 인해 피터는 360을 밀어붙이려고 시도합니다. 정적 타이밍 분석이 315 MHz에 대해 검사하는 동안 MHz MAC 클럭용입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® IV FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.