중요 문제
설명
LVDS SERDES 메가 기능을 포함하는 디자인을 컴파일할 때 Stratix V 장치를 대상으로 하며 Quartus II 소프트웨어가 표시됩니다. 다음과 유사한 경고 메시지:
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
이 문제는 LVDS를 포함하는 모든 Stratix V 설계에 영향을 미칩니다. SERDES 메가 기능.
해결 방법
해결 방법이 없습니다. 이 문제는 향후 버전에서 해결될 것입니다. 트리플 스피드 이더넷 메가코어 기능.