문서 ID: 000085866 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-09-18

인텔® Stratix® 10 FPGA 플랫폼 디자이너 세대에서 "동기식 클리어 옵션 또는 클럭 활성화 옵션을 동시에 선택할 수 있습니다"라는 오류가 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 시프트 레지스터(RAM 기반) 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.1과 인텔® Stratix® 10 장치의 문제로 인해 플랫폼 디자이너 세대에서 위에서 언급한 Shift Register(RAM 기반) IP 매개변수 편집기 오류 메시지가 나타날 수 있습니다. 동기화된 클리어 포트와 클럭 활성화 포트를 모두 인스턴스화하려고 할 때마다 이런 일이 일어났습니다.

    해결 방법

    문제를 해결하려면 동기화된 클리어 포트 또는 클럭 활성화 포트를 비활성화합니다.

    이 제한 사항은 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0부터 해제됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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