문서 ID: 000085881 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-09-26

암호화된 Verilog HDL 소스 코드를 합성할 수 없는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 17.1 이하의 문제로 인해 암호화된 Verilog HDL 파일을 합성할 때 오류 메시지가 표시될 수 있습니다. GUI에서 파일을 추가할 때 이 문제가 발생합니다.

    해결 방법

    아래와 같이 수동으로 .qsf(Quartus 설정 파일)에 암호화된 파일을 추가하여 이 문제를 해결할 수 있습니다.

    set_global_assignment -name VERILOG_FILE <파일 이름>.vp

    관련 제품

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    인텔® 프로그래밍 가능 장치

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