중요 문제
설명
이 문제는 Arria V 및 DDR3 인터페이스에 영향을 미칩니다. Cyclone V 장치.
버전 14.0에서 ArriaV 및 Cyclone 변경되었습니다.
V 하드 메모리 컨트롤러(HPS 및 비 HPS 구성 모두)
I/O 출력 버퍼 종료를 약 1개 가능하게 합니다.
메모리 클럭 주기가 출력 버퍼 활성화보다 일찍 활성화됩니다. 이 변경
쓰기 프리앰블 지속 시간()을 개선하기 위해 만들어졌습니다.tWPRE
DDR2 및 DDR3 인터페이스. 그러나 이러한 변경으로 인해 증가가 발생합니다.
정적 전원 소멸 시 OCT 종료 읽기가 가능하기 때문입니다.
인터페이스가 유휴 상태일 때.
이 변경 내용은 버전 14.1에서 되돌아갑니다.
버전 14.0 또는 14.1을 사용하고 있고 기능적 발생 시
타이밍, 연락처에 직접 기인하는 tWPRE 오류
해결 방법을 위한 기술 서비스 Altera.
해결 방법
이 문제에 대한 해결 방법이 Altera 기술팀에 문의하십시오. 서비스.
이 문제는 향후 버전에서 해결됩니다.